英特爾代工服務(wù)部門近日公布了一項技術(shù)成果，展示了一款專為驗證先進(jìn)封裝制造能力設(shè)計的“AI芯片測試載具”。這一測試平臺并非面向終端市場，而是作為驗證工藝可行性的工程樣機(jī)，類似于汽車行業(yè)中的概念車或測試車型，用于驗證制造工藝和設(shè)計思路的可行性。

根據(jù)技術(shù)文檔披露，該測試載具采用系統(tǒng)級封裝（SiP）架構(gòu)，其光罩尺寸達(dá)到常規(guī)設(shè)計的8倍。內(nèi)部集成4個大型邏輯計算單元、12個HBM4級別內(nèi)存堆棧以及2個I/O單元，形成高密度計算架構(gòu)。值得注意的是，此次展示的方案與上月公布的“16邏輯單元+24內(nèi)存堆?！备拍钅Ｐ托纬蓪Ρ?，明確體現(xiàn)了英特爾當(dāng)前已具備的量產(chǎn)制造能力。

在核心工藝層面，測試平臺搭載英特爾最先進(jìn)的18A制程技術(shù)，整合了RibbonFET全環(huán)繞柵極晶體管與PowerVia背面供電兩項突破性技術(shù)。前者通過3D柵極結(jié)構(gòu)提升晶體管密度，后者則通過將供電網(wǎng)絡(luò)轉(zhuǎn)移至晶圓背面，優(yōu)化信號傳輸路徑并降低功耗。

互連技術(shù)方面，英特爾采用EMIB-T 2.5D嵌入式橋接方案，通過在橋接器內(nèi)部集成硅通孔（TSV）實現(xiàn)電力與信號的橫向及垂直傳輸。這種設(shè)計使互連密度顯著提升，同時支持高達(dá)32 GT/s的UCIe接口標(biāo)準(zhǔn)，為芯粒間高速通信提供保障。在3D封裝領(lǐng)域，F(xiàn)overos技術(shù)體系（涵蓋2.5D、Foveros-R及Foveros Direct 3D變體）被用于垂直堆疊芯粒，底層18A-PT基礎(chǔ)芯片可承擔(dān)大容量緩存或輔助計算任務(wù)。

供電系統(tǒng)創(chuàng)新是該平臺的另一亮點。英特爾引入Semi集成電壓調(diào)節(jié)器（IVR），并結(jié)合嵌入式同軸磁性電感器（CoaxMIL）與多層電容網(wǎng)絡(luò)（如Omni MIM），構(gòu)建全鏈路供電解決方案。與臺積電CoWoS-L將電壓調(diào)節(jié)器置于中介層的設(shè)計不同，英特爾選擇將供電模塊部署在每個堆棧及封裝下方。這種布局可有效應(yīng)對生成式AI工作負(fù)載引發(fā)的瞬時電流波動，在維持電壓穩(wěn)定性的同時避免性能損耗。